Webcam ethernet grande résolution intelligente

L'objectif du stage est la réalisation d'une "webcam" de grande résolution, 1024X1024 pixels, accessible sur le réseau Ethernet et potentiellement capable de compresser les images, éventuellement suivant la charge du réseau.
Cette "super-webcam" sera constituée de deux circuits électroniques : un imageur CMOS capable de capter et numériser les images et un circuit FPGA. Le FPGA servira à accueillir d'une part la logique de pilotage nécessaire à l'imageur CMOS et d'autre part un microprocesseur NIOS obtenu par synthèse logicielle et pour lequel une version de l'OS Linux est disponible avec des ressources d'accès à Ethernet. Eventuellement, de la RAM sera également utilisée.
Au début du stage, (le ou) les étudiants disposeront d'un ensemble matériel déjà réalisé avec circuits et connecteurs électriquement reliés les uns aux autres. Le travail portera sur :

• La définition en langage Verilog des structures logiques à implanter dans le FPGA pour piloter l'imageur CMOS, puis leur synthèse et mise au point itérative. En particulier l'imageur CMOS dont nous disposons présente des facultés de fenêtrage et de sous-résolution qu'il sera intéressant d'exploiter.
• La maîtrise de la liaison Ethernet, éventuellement en descendant au niveau des couches protocolaires les plus basses pour gagner en débit dans le cadre d'une liaison point à point;
• L'implantation de fonctions intelligentes de compression/traitement d'image dans le FPGA pour réduire le débit de données transmises sur le réseau.

Le sujet offre une certaine souplesse et permettra suivant les goûts de s'orienter plutôt vers l'aspect électronique numérique ou plutôt vers l'aspect réseau. L'idéal serait un binôme complémentaire d'élèves.